Отмеченные недостатки рассмотренных выше схем компенсации помех дробности устраняются, в значительной мере, в схеме, представленной на рисунке 22 [48÷50].

Рис.22. Схема синтезатоа Frac-N-Syn

Работа схемы поясняется с помощью диаграмм на рисунке 23.

Делитель частоты с дробным переменным коэффициентом деления (ДДПКД) представлен здесь делителем частоты ДЧ, тактируемым опорной частотой Fr, и Аккумулятором, тактируемым частотой с выхода ДЧ. Коэффициент деления частоты в ДДПКД равен N=N₀-n, где N₀ и n – соответственно целочисленная и дробная части коэффициента деления. В качестве примера выбрано значение N=3—1/4. Важно отметить, что в выражении для N вместо «плюс n’, как это обычно используется для дробного делителя, здесь присутствует «минус n’.

Дробь в коэффициенте деления формируется с помощью аккумулятора. Для получения значения n=1/4 ёмкость Q аккумулятора равна Q=4. При переполнении аккумулятора коэффициент N уменьшается на единицу, чем и обеспечивается его дробное значение.

Блок вычислителя, который определяет значение А в дроби N=A/Q является арифметическим устройством. Частота его тактирования принципиальной роли не играет и потому на рисунке не показана. Имея на своих входах коды N₀, n и Q, этот блок вычисляет значение А. В приведенном примере N=11/4, то есть A=11. Числитель А этой дроби пропорционален опорной частоте Fr, а знаменатель – частоте Fc сигнала, получаемой в петле ФАПЧ.

По диаграммам рисунка 23 можно проследить, как образуется сигнал E_С для управления частотой ГУН в петле ФАПЧ.

Рис.23. Диаграммы, поясняющие работу схемы

В Регистре задержки цифровой процесс n (t) с выхода аккумулятора сдвигается по времени на один такт T_r импульсов Fr и в сумматоре к нему прибавляется значение А, в результате чего образуется процесс n (t+T_r) +A. Далее в Мультиплексоре, управляемом RS-триггером, чередуются значения n (t) и n (t+T_r) +A. RS-триггер срабатывает от импульсов сигнальной частоты Fc и импульсов с выхода ДЧ, частота Fr’ которых в среднем равна частоте Fc, Процесс в мультиплексоре записывается в Регистр памяти, тактируемый суммой импульсов Fc и Fr’, получаемой в элементе ИЛИ. С выхода регистра памяти цифровой процесс поступает на цифроаналоговый преобразователь ЦАП, в котором преобразовывается в аналоговый эквивалент. Фильтр ФНЧ на выходе ЦАП выделяет постоянную составляющую E_С для управления частотой ГУН, включенного в петлю ФАПЧ.

Для пояснения механизма компенсации помех дробности, внизу рисунка 23 приведена таблица, в которой обозначено (в условных единицах): T – длительности импульсов большего и меньшего уровней; А – высота импульсов большего и меньшего уровней; S – площади импульсов большего и меньшего уровней; 2S – сумма площадей двух соседних импульсов большего и меньшего уровней. Из таблицы следует, что площадь 2S на каждом периоде Tc сигнала остаётся постоянной, что является предпосылкой для эффективного подавления помех дробности. Строго говоря, последовательность импульсов, представленная их площадями, не является в точности периодической, но приближается к ней с увеличением длительности этой последовательности.

В Табл. 4 приведены расчёты спектров помех дробности на выходе ЦАП (то есть на выходе схемы рисунка 22), нормированные относительно ёмкости ЦАП. Это сделано для коэффициентов N, равных 3—1/16; 3—1/32 и 3—1/64. При этом количество q разрядов ЦАП равно соответственно 6; 7 и 8. Выбранные коэффициенты характерны тем, что код на входе аккумулятора имеет вид 00..01, и потому первая гармоника помехи дробности, как правило, наибольшая по уровню относительно других гармоник, всегда находится в полосе ФАПЧ и фактически по ней можно судить об эффективности работы схемы. В таблице приведены расчёты как для идеального ЦАП, не имеющего погрешностей, так и для «реального», под которым подразумевается ЦАП c погрешностью в самом старшем разряде (MSB), равной величине самого младшего разряда (-1 LSB).

Таблица 4

Вычисление спектров при разрядности ЦАП, превышающей число 8, затруднительно. Однако же из таблицы просматривается простая тенденция снижения уровня помех на 6 дБ с каждым увеличением разрядности ЦАП на единицу. Поэтому, как пример, в таблице показан возможный уровень помех при использовании 12-разрядного ЦАП.

Фактически схема на рисунке 22 представляет собой фазовый детектор с крутизной статической характеристики, равной K=U/2π, где U – полная шкала напряжения на выходе ЦАП. При включении этой схемы в петлю ФАПЧ, помехи дробности на выходе синтезатора распределяются на две боковые полосы, в которых их уровень оказывается на 20lgπ=10 dB большим, чем это показано в Таблице 4.

Для краткости синтезатор с таким ФД в петле ФАПЧ назовём как Frac-N-Syn. В другом варианте использования данной схемы входы Fr и Fc можно поменять местами, и тогда делитель частоты с коэффициентом N окажется включенным в петлю ФАПЧ.

Как было сказано выше, в Табл. 4 приведены худшие случаи кода n, когда он имеет вид n=00…01. В других возможных случаях, уровень помех дробности может оказаться намного меньшим. К примеру, в Табл. 5 показан уровень помех дробности при коде n=010…01. В этом случае помехи уменьшаются на порядок.

Таблица 5

Это обстоятельство приводит к идеи использования предпочтительных кодов. Если в один их трактов, опорный или сигнальный, добавить делитель частоты с коэффициентом деления N₁, то можно получить практически одну и ту же частоту сигнала Fc при различных комбинациях коэффициентов N₁ и N. Среди этих комбинаций можно выбрать наиболее удачную с точки зрения минимального уровня помех дробности.

На рисунке 24 показан пример функциональной схемы, когда дополнительный делитель с коэффициентом N₁ включен в сигнальном тракте синтезатора. В принципе, по своей структуре, он может быть аналогичным делителю с дробным коэффициентом N (на рисунке 22), но при этом нет необходимости иметь в нём большую ёмкость аккумулятора, её можно ограничить, например, всего пятью разрядами. Тогда помехи дробности, создаваемые этим делителем, окажутся достаточно высокочастотными, чтобы быть успешно отфильтрованными петлёй ФАПЧ. Для облегчения подавления этих помех можно также использовать одну из схем компенсации, рассмотренных выше, например, схему Кокса.

Рис.24. Функциональная схема синтезатора частоты

Суммарный дробный коэффициент умножения N_S опорной частоты, образуемый коэффициентами N и N₁ оказывается равным отношению N₁/N, что составляет значения от 2/3 до 3/2. Это обеспечивает октавное, с некоторым запасом, перекрытие частоты сигнала. Названный запас расширяет возможности для выбора удачной комбинации коэффициентов N и N₁. На схеме также показан прескалер с коэффициентом N₂, который может потребоваться для трансформации сигнала вверх по частоте.

В реальном синтезаторе Frac-N-Syn опорная частота может быть выбрана равной, например, Fr=1,6 ГГц. Тогда частоты тактирования ЦАП (опорная и сигнальная) окажутся в диапазоне примерно от 533 до 800 МГц. Чтобы получить частоту сигнала порядка 10 ГГц, надо включить в петлю ФАПЧ прескалер с коэффициентом N₂, чтобы суммарный коэффициент деления в сигнальном тракте был порядка 12. В итоге, с учётом данных об уровне помех, приведенных в Табл. 5 для реального 12-разрядного ЦАП, получим уровень дискретных, негармонических помех на выходе синтезатора, не превышающий -102 +10 (пересчёт через крутизну ФД) +22 (умножение в 12 раз) = -70 дБн, что является неплохим результатом для такой простой структуры синтезатора.

Данный вариант компенсации помех дробности выгодно отличается от рассмотренных ранее схем тем, что отсутствуют аналоговые схемы в цепи компенсации, требующие высокой точности их взаимного сопряжения. Здесь же весь процесс происходит в цифровом виде, не имеющем, в принципе, погрешностей. Всё зависит только от точности стандартного ЦАП.

При этом, естественно, возникает аналогия с синтезатором на базе ФАПЧ, в котором в качестве дробного делителя частоты включен DDS [50]. Во-первых, DDS с такими малыми коэффициентами деления, как например N=3, практически неработоспособен, так как уровень помех дробности оказывается едва ли лучше, чем -30 дБн, и ещё на 10 дБ хуже, если привести частоту сигнала вверх, скажем, всего лишь к значению, близкому к опорной частоте. Во-вторых, использование больших значений коэффициента N в DDS приводит, при желании поднять частоту сигнала до значения порядка опорной частоты, к такому же большому коэффициенту умножения как помех дробности, так и шумов, приведенных ко входу фазового детектора. Соответственно ухудшаются соотношения сигнал/спуры и сигнал/шум. В-третьих, схема значительно проще, чем DDS.

Если же сравнивать Frac-N-Syn со структурой Fractional-N PLL, то он имеет следующие преимущества. Во-первых, из-за отсутствия дельта-сигма модуляции (DSM) нет нужды сужать полосу петли ФАПЧ, чтобы избавиться от модуляционных компонентов в спектре сигнала, и потому полоса пропускания петли может быть расширена, а следовательно, повышена скорость переключения частоты. Во-вторых, использование малых значений коэффициентов деления в петле способствует значительному снижению шумов в спектре сигнала.

.В итоге, рассмотренная схема имеет неплохую перспективу быть воплощённой в интегральную микросхему, чтобы успешно заменить DDS в некоторых областях его использования. Описанная схема может быть также реализована на базе ПЛИС и стандартного ЦАП.