Возможны несколько вариантов схем фазорасщепителей для МЧФД. Далее рассматриваются три из них. Это варианты на основе аккумуляторов, цифровых сумматоров и элементов логики.
5.3.1. МЧФД с фазорасщепителем на аккумуляторах
На рисунке 40 показана схема МЧФД, в которой функции расщепителя фазы выполняет набор из K=4 (как пример) аккумуляторов. В то же время аккумуляторы в своей сумме составляют блок более старших разрядов (More Significant Bits – MSBs) полного аккумулятора, в который, кроме того, входит блок менее значащих разрядов (Less Significant Bits – LSBs), также являющийся аккумулятором.
Рис.40. Схема МЧФД с фазорасщепителем на аккумуляторах
Блок LSBs связан с блоком MSBs цепью переноса, так что импульс его переполнения в виде логической единицы поступает на вход приёма переноса каждого аккумулятора. Оба блока тактируются опорной частотой Fr.
Аккумуляторы блока MSBs отличаются лишь начальными условиями их работы. Если процесс накопления в первом из них начинается с «0», то второй стартует с состояния «1», третий – с состояния «2» и четвёртый – с состояния «3». Импульсы переполнения аккумуляторов поступают на входы парциальных детекторов; каждому аккумулятору соответствует свой детектор. На другие входы детекторов приходят импульсы с сигнального фазорасщепителя, в качестве которого в данной схеме используется, кольцевой счётчик, тактируемый импульсами сигнала с частотой Fc. Так выбрано для упрощения пояснений о работе МЧФД и соответствует случаю, когда емкость фазорасщепителя в сигнальном тракте равна Q=4, а числовое значение кода на его входе равно C=1, и тогда он превращается в эквивалент кольцевого счётчика.
С той же целью упрощения, разрядность аккумуляторов выбрана небольшой, всего по 2 двоичных разряда в каждом аккумуляторе. Значение кода на входе полного аккумулятора равно R=5: по единице в MSBs и LSBs блоках. Если же считать относительно ёмкости Q=4 фазорасщепителя, то значение кода R равно R=1+1/4. В данном случае предполагается, как пример, что в качестве парциальных детекторов использованы RS-триггеры.
Выходы детекторов составляют K равновесных старших разрядов ЦАП. Младшие разряды ЦАП, построенные по системе R2R, работают от импульсов с выхода блока LSBs, что, как будет показано ниже, служит для компенсации помех дробности. На выходе ЦАП формируется напряжение для управления частотой ГУН.
На рисунке 41 показаны текущие состояния аккумуляторов и импульсы на выходе фазорасщепителя. Значения текущего содержимого каждого аккумулятора в моменты переполнений на рисунке подчёркнуты. Когда аккумулятор LSBs переполняется, он переходит в состояние «0», и в этом случае, за счёт переноса из блока LSBs в блок MSBs, к текущему содержимому последнего добавляется единица, в результате чего на соседних выходах фазорасщепителя одновременно появляются 2 импульса вместо одного. При этом получается, что выходы фазорасщепителя как бы замкнуты в кольцо.
Рис.41. К пояснению работы фазорасщепителя
Характерно, что после каждого интервала между импульсами в 4 такта на рисунке 41 далее следуют 4 интервала длительностью в 3 такта. Для большей наглядности этой закономерности интервал в 4 такта заштрихован. Это свидетельствует о том, что импульсные процессы на выходах фазорасщепителя полностью идентичны и сдвинуты по времени относительно друг друга на Q/K=16/4=4 такта, где Q – ёмкость полного аккумулятора (включая блок младших разрядов).
Важно заметить, что эта закономерность сохраняется независимо от разрядностей MSBs и LSBs блоков. Таким образом, здесь решена проблема, которая возникала при попытке применения идеи расщепления фаз в варианте Fractional-N PLL синтезатора. Нет необходимости использовать сдвиговые регистры ёмкостью во много миллионов бит (см. предыдущий раздел).
На рисунке 42 приведены. временные диаграммы, поясняющие работу примера МЧФД на рисунке 40.
Рис.42. Временные диаграммы, поясняющие работу МЧФД на рисунке 40
Диаграммы на рисунке 42 выполнены для случая установившегося в системе ФАПЧ отношения частот Fr/Fc=4/5. Выход ЦАП содержит только постоянную составляющую EС, используемую для управления частотой ГУН, и две пилообразные компоненты с частотами Fr и Fc, устраняемые фильтром нижних частот.
Важной особенностью рассмотренной структуры, как и предыдущих вариантов МЧФД, является отсутствие делителей частоты для приведения частот опоры и сигнала к равенству. Фазовое сравнение происходит непосредственно на исходных частотах. Поэтому в системе ФАПЧ нет умножения помех, приведенных ко входу ФД, как это имеет место в синтезаторах типа Fractional-N PLL.
Другая особенность состоит в наличии множества парциальных детекторов и,
соответственно, множества равновесных разрядов в старшей секции ЦАП, что позволяет значительно повысить его точность, которая в итоге определяет спектральную чистоту сигнала.
5.3.2. МЧФД с фазорасщепителем на сумматорах
Возможен и другой вариант построения фазорасщепителя. Он может быть выполнен с использованием цифровых сумматоров, как показано на рисунке 43.
Рис.43. Вариант фазорасщепителя на сумматорах
Здесь, так же, как и в случае фазорасщепителя на аккумуляторах, выбран простой пример, когда аккумулятор содержит всего лишь по два двоичных разряда в блоках MSBs и LSBs, то есть полная его ёмкость равна Q=16. Числовое значение кода на входе аккумулятора равно R=5.
Одна из расщеплённых фаз получается непосредственно в виде импульсов переполнения аккумялятора, а 3 другие формируются как переполнения сумматоров. Для этого разрядные входы A сумматоров подключаются к соответствующим разрядным выходам блока MSBs аккумулятора, а входы В – к источникам кодов с постоянными числовыми значениями 1; 2 и 3, то есть в соответствии с порядковыми номерами сумматоров.
В случае, когда число на входе B сумматора меньше или равно числу на входе MSBs блока аккумулятора, то в некоторые моменты времени сумматор может не переполниться. Поэтому в старший разряд сумматора включается схема для фиксации момента квази-переполнения. Это момент, когда старший разряд переходит из состояния «1» в состояние «0». Такая схема показана на том же рисунке 43. Выход суммы собственно разряда подключен ко входу инвертера и к D-входу D-триггера, тактируемого импульсами Fr. Выходы этих элементов соединены со входами схемы «И». В момент времени, когда состояние старшего разряда меняется с «1» на «0», на входе схемы «И» появляются две логические единицы, и, следовательно, возникает импульс на её выходе. Это и есть импульс квази-переполнения. Эту же схему целесообразно включить и в старший разряд аккумулятора так же для получения импульса квази-переполнения, чтобы его временное положение было согласовано с квази-переполнениями сумматоров.
Временные диаграммы, поясняющие работу схемы, приведены на рисунке 44.
Рис.44. Диаграммы, поясняющие работу фазорасщепителя на рисунке 43
На рисунке 44 обозначено и показано: Fr – тактовая частота; LSBs – текущее содержимое LSBs блока; MSBs – текущее содержимое MSBs блока и его импульсы переполнения; MSBs+1, MSBs+2, MSBs+3 – текущие состояния сумматоров и их импульсы переполнения, в том числе и при квази-переполнениях. Значения сумм при квази-переполнениях подчёркнуты.
Как видно из рисунка, расположение импульсов расщеплённых фаз точно такое же, как и в случае фазорасщепителя на аккумуляторах. Импульсные последовательности в фазах сдвинуты относительно друг друга на Q/K=4 такта, где K – количество расщеплённых фаз. Рассмотренный вариант выглядит более простым по сравнению с предыдущим.
5.3.3. Фазорасщепитель на схемах логики
Вариант фазорасщепителя с использованием логических схем [65, 66] показан на рисунке 45.
Рис.45. Фазорасщепитель на логических элементах
Для облегчения понимания его устройства и работы выбран пример, когда он подключен к блоку MSBs с небольшим количеством двоичных разрядов k=3. Фазорасщепитель включает в себя дешифратор и соответственно K=8 логических цепей.
Дешифратор преобразовывает двоичный код в линейный, количество единиц в котором равно числовому значению кода. Дешифратор принимает данные с блока MSBs главного аккумулятора (см. например, рисунок 43) и формирует входные импульсные последовательности для работы логических цепей.
Ниже поясняется работа дешифратора на примере, приведенном на рисунке 45, когда он имеет 3-разрядную шину на входе для двоичного кода и, соответственно, 8-разрядную шину на выходе для линейного кода. Таблица истинности для дешифратора представлена в Табл. 9.
Таблица 9
Разряд 1 в таблице является самым младшим (LSB) в том смысле, что отклик в нем в виде логической единицы появляется при наименьших значениях входного кода дешифратора. Разряд 8 – самый старший (MSB).
Каждая из логических цепей фазорасщепителя на рисунке 45 содержит соединенные последовательно D-триггер, схему И1, одноразрядный мультиплексор M и схему И2. В каждой из логических цепей тактовый вход C D-триггера и один из входов схемы И2 подключены к шине опорной частоты. Управляющие входы мультиплексоров M объединены, образуя управляющий вход Z фазорасщепителя, подключаемый к схеме квази-переполнения, показанной на рисунке 43.
В половине логических цепей, а именно в цепях, входы и выходы которых пронумерованы как 1..4 (назовем их цепями 1..4) и представляющих менее значащие разряды кода на D-входе фазорасщепителя, вход каждой из логических цепей соединен с D-входом D-триггера, одним из входов схемы И1 и одним из входов мультиплексора M. Инверсный выход D-триггера подключен к другому входу схемы И1, а выход мультиплексора M соединен с другим входом схемы И2. Выход каждой схемы И2 является одним из четырех выходных разрядов фазорасщепителя.
Схемы другой половины логических цепей, входы и выходы которых пронумерованы как 5..8 (назовем их цепями 5..8), построены, в основном, так же, за исключением того, что схема И1 расположена между входом логической цепи и мультиплексором, а выход D-триггера соединен с одним из входов мультиплексора M. Выход каждой схемы И2 является одним из четырех остальных разрядных выходов фазорасщепителя.
Фазорасщепитель работает следующим образом. D-триггеры всех логических цепей хранят полученное в предыдущем такте значение линейного кода, а схемы И1 вычитают предыдущее значение кода из его текущего значения. Результирующая разность передается через мультиплексоры на схемы И2, которые позволяют (при наличии единиц в полученном коде) импульсам Fr проходить на выход фазорасщепителя и затем – ко входам парциальных фаховых детекторов.
Результаты вычитаний используются во всех тактах вплоть до момента заполнения аккумулятора, а следовательно, и до заполнения дешифратора. До этого момента нет импульса переполнения или квази-переполнения аккумулятора на управляющих входах мультиплексоров M, и каждый мультиплексор позволяет импульсам Fr проходить с выхода соответствующей схемы И1 к соответствующей схеме И2. Как только старший разряд аккумулятора переходит из состояния «1» в состояние «0» (момент квази-переполнения аккумулятора), появляется импульс на управляющих входах мультиплексоров, который отключает выходы схем И1 от входов схем И2. Одновременно, в логических цепях 1..4, соответствующих менее значащим разрядам входного кода, мультиплексоры подключают к схемам И2 выходы дешифратора, а в логических цепях 5..8 – выходы соответствующих D-триггеров. Это необходимо для начала следующего цикла заполнения дешифратора, чтобы обеспечить вращение «единиц» на выходах мультиплексоров, как бы замкнутых в кольцо.
Под действием логического уровня на выходе мультиплексора, прикладываемого к одному из входов схемы И2, последняя разрешает или запрещает прохождение импульсов Fr на вход соответствующего парциального фазового детектора.
Положим для примера, что управляющий код на входе блока MSBs аккумулятора равен R1=3 (в то время как емкость последнего составляет k=3 разряда, то есть K=8), а код на входе блока LSBs равен R2=0, то есть этот блок как бы отключен. Тогда, в соответствии с описанным выше принципом действия фазорасщепителя, переменный код R1 (i) (i – номер такта) на информационном входе фазорасщепителя преобразовывается в процесс распределения импульсов Fr по выходам фазорасщепителя, как это показано в Таблице 10, где цифра «1» означает присутствие импульса на соответствующем выходном разряде фазорасщепителя или, что то же самое, на входе соответствующего парциального детектора. Здесь и далее числа, соответствующие состояниям переполнения аккумулятора, заключены в скобки.
Таблица 10
Как видно из Таблицы 10, в каждом такте импульсы появляются на входах трех соседних детекторов, и с каждым тактом импульсы сдвигаются на следующие три детектора, продвигаясь по кольцу.
В Таблице 11 показан также случай, когда код R2 на входе блока LSBs не равен 0. В этом примере R2=1, и, как было сказано выше, количество разрядов блока LSBs равно 3. Тогда имеется процесс R2 (i) в этом блоке, и в определенных тактах импульс переполнения этого блока передается в блок MSBs. Вследствие этого количество импульсов на выходе фазорасщепителя в этих тактах возрастает на единицу (см. такты с номерами i = 4 и 12).
Таблица 11
Здесь для простоты изложения мы ограничились небольшими разрядностями блоков MSBs и LSBs, полагая, что далее без труда можно представить процессы в реальном многоразрядном МЧФД. Из рассмотрения работы такого варианта фазорасщепителя также видно, что результат его действия точно такой же, как и двух других вариантов, приведенных ранее.
В заключение можно сказать, что выбор конкретного варианта фазорасщепителя, из здесь рассмотренных, зависит не только от сравнительной сложности, то есть от количества схемных элементов, но также и от структурной особенности каждого из них, а именно, насколько регулярной окажется структура при воплощении её по твёрдотельной технологии. Так что вопрос выбора приемлемого варианта остаётся за разработчиками интегральной микросхемы МЧФД.